FPGA 低延遲系統工程師

【你將挑戰的任務】核心開發： 使用 Xilinx/AMD FPGA 開發低延遲網路通訊模組（如 10G/25G Ethernet, TCP/UDP Offload Engine）。邏輯實作： 設計並優化交易觸發邏輯，確保從收到行情訊號（Tick data）到送出訂單（Order entry）的反應時間達到業界頂尖水準。系統整合： 負責 RTL 設計、模擬驗證及時序收斂（Timing Closure），確保系統在高頻運作下的穩定性。硬體測試： 結合硬體描述語言與測試平台，針對交易場景進行精準的延遲量測與功能測試。【我們在找這樣的你】硬體基礎： 熟悉 Verilog 或 SystemVerilog。工具專長： 精通 Xilinx Vivado 開發流程（Synthesis, Implementation, Timing Analysis）。硬體背景： 電機、電子、資工相關系所畢業，具備 IC 設計（IC 組）背景者尤佳。平台經驗： 具備 AMD (Xilinx) UltraScale+ 或 Alveo 系列開發經驗者優先錄取。加分項目： * 熟悉 AXI 匯流排協定。有高速界面（PCIe, GT Transceivers）或網路協定實作經驗。具備 Python 或 C/C++ 基礎，能協助建立自動化測試環境。【為什麼選擇加入我們？】最前沿的技術堆棧： 我們不只做開發，我們在挑戰硬體效能的物理極限。你將深入研究 FPGA 內部架構，優化每一刻時鐘週期。極短的回饋週期： 你的代碼優化將直接反映在交易系統的競爭力上，技術成就感極高。扁平與專業的環境： 團隊專注於解決技術難題，避開冗長的行政流程，讓工程師能專注於創造價值。